研究開發(fā)內(nèi)容
1、使用Verilog語言開發(fā)基于Xilinx XC6SLX9 FPGA平臺的視頻接口邏輯設(shè)計(jì)。
2、實(shí)現(xiàn)HDMI 1.3 720p 30fps 視頻接收，并轉(zhuǎn)成BT.656 720p 30fps格式數(shù)據(jù)輸出或HDMI720p 30fps信號輸出。
3、實(shí)現(xiàn)FPD 720p 30fps 視頻接收，并轉(zhuǎn)成BT.656 720p 30fps格式數(shù)據(jù)輸出或HDMI720p 30fps信號輸出。
4、實(shí)現(xiàn)RGB888 1440x960 30fps 視頻接收，并轉(zhuǎn)成BT.1120 1440x960 30fps格式數(shù)據(jù)輸出。
5、實(shí)現(xiàn)AVM對HDMI輸入、FPD信號輸入的二選一輸出，二選一的輸出可切換成HDMI或BT.656 720p 30fps輸出。
本項(xiàng)目使用HDMI協(xié)議轉(zhuǎn)換，若使用FPGA實(shí)現(xiàn)，非IPcore的情況下，需要消耗較多的邏輯資源，目前的s6不能滿足需求，升級FPGA規(guī)格會增加較高的成本，因此考慮FPGA+HDMI 接收IC的方案實(shí)現(xiàn)。
|
型號 |
成本（參考） |
性能評估 |
|
ADV7610 |
30.00 |
傳輸差分信號(TMDS)時鐘頻率：165 MHz |
|
DS16EV5110ASQ |
25.00 |
傳輸差分信號(TMDS)時鐘頻率：250 MHz |
